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SFB 382 - Teilprojekt C20
Simulations- und Visualisierungsbeschleuniger
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Das Teilprojekt C20 ist die logische Fortsetzung der bisherigen Teilprojekte D3 und D7. Die Thematik wurde allerdings auf die Hardware-Beschleunigung bestimmter Simulations-Algorithmen erweitert. Definition und Abgrenzung des Projektes sind wie folgt.
PC-Cluster wie der Kepler-Cluster haben sich als preisgünstige Hochleistungs-Plattform für paralleles Rechnen etabliert. Für bestimmte Algorithmen aus den Bereichen Simulation und Visualisierung physikalischer Prozesse ist allerdings die Latenz aktueller Netzwerktechnologie (Ethernet, Myrinet, SCI, Atoll, etc.) immer noch zu hoch, und die Bandbreite zu niedrig. Zudem kann man häufig erkennen, dass Algorithmen aus diesen Bereichen nur ineffizient auf Universalprozessoren ablaufen. Dies liegt einerseits an dem niedrigen zur Verfügung stehenden Parallelitätsgrad und andererseits an dem naturgemäß begrenzten Befehlssatz dieser Prozessoren.
Als Lösungsansatz für Probleme dieser Art soll in diesem Projekt das Konzept eines Simulations- und Visualisierungsbeschleunigers für fein-granulare, massiv-parallele Berechnungen untersucht und prototypisch realisiert werden. Zusammenfassend kann das Konzept so beschrieben werden:
Die aktuelle FPGA-Technologie bietet einen sehr hohen Parallelitätsgrad (u. A. mit mehreren Hundert Multiplizierern, und mehreren Millionen Gatter-Äquivalenten pro Chip). Dadurch lassen sich entsprechende Algorithmen massiv-parallel implementieren. Die FPGAs untereinander können mit extrem kurzer Latenz Daten austauschen, wodurch fein-granulare Parallelisierung über alle Knoten des Clusters hinweg möglich wird. Idealerweise arbeiten die FPGAs als klassische Ko-Prozessoren und führen in vollständiger Parallelarbeit mit den CPUs rechenintensive Programmteile aus.
Das Konzept soll prototypisch in niedriger Ausbaustufe mit überwiegend kommerziell erhältlichen Komponenten realisiert werden. Dabei kann auf den Erfahrungen aus den Teilprojekten D3 (VIZARD) und D7 (VIZARD II) aufgebaut werden, in denen FPGA-basierte Beschleuniger konzipiert und gebaut wurden.
Auf diesen Prototypen sollen ausgewählte Algorithmen aus den Bereichen numerische Simulation, insbesondere aus den Teilprojekten C14 (MD-Simulation), C15 (Granulare Medien) und C17 (Methode der Finiten Massen), sowie Echtzeit-Visualisierung (Volumenvisualisierung) implementiert werden. Als Basis für den letzten Arbeitspunkt dient das Software-System UltraVis, das bei HP Labs, Palo Alto, entstanden ist und nun in einem gemeinsamen Projekt im Rahmen des Sonderforschungsbereiches weiterentwickelt wird. Das System ist frei erhältlich im Internet unter www.hpl.hp.com/ultravis. Als thematische Ergänzung steht die in Simulationen und virtuellen Räumen immer wichtiger werdende Kollisionserkennung an, für die eine Hardware-Unterstützung ebenfalls dringend notwendig erscheint. Hier ist eine Kooperation mit der Universität Bonn im Gange.
Das Teilprojekt C20 steht in enger Zusammenarbeit mit den Projekten C14, C15 und C17, für die zeitkritische Algorithmen als FPGA-Schaltung implementiert werden sollen, sowie mit fast allen Teilprojekten des D-Bereiches.
Mit Teilprojekt C14 wurde bereits erfolgreich im Bereich Visualisierung von Datensatzsequenzen (Schockwellenausbreitung, Rissbildung) zusammengearbeitet. In Kooperation mit Teilprojekt C15 wurde als erster Ansatz ein verteiltes System zur Simulation der Bildung von Sandhaufen erstellt. Mit D1 besteht langjähriger Erfahrungsaustausch, was sich z. B. in gemeinsamen Publikationen niedergeschlagen hat. In Kooperation mit dem Teilprojekt D4 soll untersucht werden, inwiefern eine Hardware-Beschleunigung von relativistischem Raytracing möglich ist. Ein enger Erfahrungsaustausch soll mit dem Teilprojekt D6 im Bereich Merkmalsextraktion etabliert werden. Im Teilprojekt D8 soll ein paralleles Volumenvisualisierungssystem für Graphikprozessoren entwickelt werden. Mit den Implementierungen auf FPGAs und Universalprozessoren im hier vorgestellten Teilprojekt werden damit alle wesentlichen Methoden im SFB vorhanden sein, und können fundiert miteinander verglichen werden.
Hierbei handelt es sich um eine PCI-Karte mit vier FPGAs (Field-Programmable Gate Array). Weitere Einheiten sind EPROMs, SRAMs und ein 16-bit Multiply-and-Accumulate-Schaltkreis. Diese Karte wurde komplett am WSI/GRIS entwickelt. Die Besonderheit dieses Systems ist das Fehlen eines separaten Volumenspeichers auf der Karte selbst. Stattdessen wird der Datensatz in einer speziellen Kodierung, die den Datentransfer wesentlich reduziert, im Hauptspeicher des PCs abgelegt und von dort heraus vom Accelerator visualisiert. Die Kodierung ist in [Kni95b] beschrieben, die Karte selbst in [Kni95a], [Kni96a] und [Kni96b].
Zwei dieser Karten wurden gefertigt und in einen portablen PC eingebaut, wie unten gezeigt. Beide Karten arbeiten parallel für erhöhte Performance. In dieser Form wurde das System weltweit auf Konferenzen und Ausstellungen vorgeführt, unter anderem in [KS97] und auf der CeBit 1997.
Der Nachteil des Systems besteht in der verlustbehafteten Kodierung des Datensatzes und der damit verbundenen Reduktion der erreichbaren Bildqualität. Als Bildbeispiel sei eine Visualisierung eines CT-Datensatzes gezeigt.
Die Vorarbeiten im Vizard II-Projekt führten zu einem Transferprojekt mit Philips Research Hamburg, wo das Vizard II System entworfen wurde. Diese PCI-Karte besitzt neben einem grossen FPGA und einem Signalprozessor auch einen grossen Volumenspeicher, der über einen 256 Bit breiten Bus mit dem FPGA verbunden ist. Der Zwang zur Kompression des Datensatzes entfällt somit. Insgesamt ist das System wesentlich leistungsfähiger als der Vorläufer.
Die Schaltung des FPGA's für die Visualisierung wurde im Transferprojekt am WSI/GRIS entworfen. Von zentraler Bedeutung für die Performance ist das Speicherinterface, das in [DMK99] und [DM99] beschrieben ist. Die Karte als Visualisierungsplattform ist in [MKS98] und [MK+02] beschrieben.
Einige Bildbeispiele sind unten gezeigt.
Weitere Informationen finden sich im WSI/GRIS Arbeitsbereich der wissenschaftlichen Visualisierung.
